(Componentes Eletrônicos) 5V927PGGI8

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PROCESSADOR DE SINAL DIGITAL DE 24 BITS

O Motorola DSP56307, membro da família DSP56300 de processadores de sinais digitais programáveis ​​(DSPs), oferece suporte a aplicações de infraestrutura sem fio com operações gerais de filtragem.O coprocessador de filtro aprimorado no chip (EFCOP) processa algoritmos de filtro em paralelo com a operação principal, aumentando assim o desempenho e a eficiência geral do DSP.Como os outros membros da família, o DSP56307 usa um mecanismo de alto desempenho com ciclo de clock único por instrução (código compatível com a popular família principal DSP56000 da Motorola), um barril shifter, endereçamento de 24 bits, um cache de instruções e um controlador de acesso direto à memória, como na Figura 1. O DSP56307 oferece desempenho de 100 milhões de instruções (MIPS) por segundo usando um clock interno de 100 MHz com núcleo de 2,5 volts e alimentação de entrada/saída independente de 3,3 volts.

Visão geral
Usando a arquitetura baseada em coluna ASMBL (Advanced Silicon Modular Block) de segunda geração, o XC5VLX330T-3FFG1738I contém cinco plataformas distintas (subfamílias), a maior escolha oferecida por qualquer família de FPGA.Cada plataforma contém uma proporção diferente de recursos para atender às necessidades de uma ampla variedade de projetos lógicos avançados.Além da malha lógica mais avançada e de alto desempenho, os FPGAs XC5VLX330T-3FFG1738I contêm muitos blocos de nível de sistema hard-IP, incluindo poderosos blocos RAM/FIFOs de 36 Kbit, fatias DSP 25 x 18 de segunda geração, tecnologia Select IO com built-in em impedância controlada digitalmente, blocos de interface síncrona de fonte Chip Sync, funcionalidade de monitor de sistema,

CARACTERÍSTICAS
Núcleo DSP56300 de alto desempenho
● 100 milhões de instruções por segundo (MIPS) com clock de 100 MHz em núcleo de 2,5 V e 3,3 VI/O
● Código objeto compatível com o núcleo DSP56000
● Conjunto de instruções altamente paralelo
● Unidade lógica aritmética de dados (ALU)
- Acumulador multiplicador paralelo de 24 x 24 bits totalmente pipeline
- Deslocador de barril paralelo de 56 bits (mudança rápida e normalização; geração e análise de fluxo de bits)
- Instruções ALU condicionais
- Suporte aritmético de 24 ou 16 bits sob controle de software
● Unidade de controle do programa (PCU)
- Suporte a código independente de posição (PIC)
- Modos de endereçamento otimizados para aplicações DSP (incluindo deslocamentos imediatos)
- Controlador de cache de instruções no chip
- Pilha de hardware expansível por memória no chip
- Loops DO de hardware aninhados
- Interrupções rápidas de retorno automático
● Acesso direto à memória (DMA)
- Seis canais DMA com suporte a acessos internos e externos
- Transferências unidimensionais, bidimensionais e tridimensionais (incluindo buffer circular)
- Interrupções de transferência de fim de bloco
- Disparo a partir de linhas de interrupção e todos os periféricos
● Loop de bloqueio de fase (PLL)
- Permite alteração do fator de divisão de baixa potência (DF) sem perda de bloqueio
- Relógio de saída com eliminação de distorção
● Suporte para depuração de hardware
- Módulo de emulação no chip (On CE)
- Porta de acesso de teste (TAP) do grupo de ação de teste conjunto (JTAG)
- O modo de rastreamento de endereço reflete os acessos internos da RAM do programa na porta externa