Lógica e flip-flops-SN74LVC74APWR

Chinelo de dedoeRobustosão dispositivos eletrônicos digitais comuns com dois estados estáveis ​​que podem ser usados ​​para armazenar informações, e um flip-flop ou latch pode armazenar 1 bit de informação.

Flip-Flop (abreviado como FF), também conhecido como porta biestável, também conhecido como flip-flop biestável, é um circuito lógico digital que pode operar em dois estados.Os flip-flops permanecem em seu estado até receberem um pulso de entrada, também conhecido como gatilho.Quando um pulso de entrada é recebido, a saída do flip-flop muda de estado de acordo com as regras e permanece nesse estado até que outro disparo seja recebido.

A trava, sensível ao nível do pulso, muda de estado abaixo do nível do pulso de clock, a trava é uma unidade de armazenamento acionada por nível, e a ação do armazenamento de dados depende do valor do nível do sinal de entrada, somente quando a trava está no estado habilitado, a saída mudará com a entrada de dados.O latch é diferente do flip-flop, não está travando dados, o sinal na saída muda com o sinal de entrada, assim como o sinal que passa por um buffer;uma vez que o sinal de trava atua como uma trava, os dados são bloqueados e o sinal de entrada não funciona.Uma trava também é chamada de trava transparente, o que significa que a saída é transparente para a entrada quando não está travada.

A diferença entre trava e flip-flop
Latch e flip-flop são dispositivos de armazenamento binário com função de memória, sendo um dos dispositivos básicos para compor diversos circuitos lógicos de temporização.A diferença é: a trava está relacionada a todos os seus sinais de entrada, quando o sinal de entrada muda, a trava muda, não há terminal de relógio;O flip-flop é controlado pelo relógio, somente quando o relógio é acionado para amostrar a entrada atual, gerar a saída.É claro que, como tanto o latch quanto o flip-flop são lógicas de temporização, a saída não está apenas relacionada à entrada atual, mas também à saída anterior.

1. A trava é acionada por nível, não por controle síncrono.O DFF é acionado pela transição do clock e pelo controle síncrono.

2. A trava é sensível ao nível de entrada e é afetada pelo atraso da fiação, por isso é difícil garantir que a saída não produza rebarbas;O DFF tem menos probabilidade de produzir rebarbas.

3, Se você usar circuitos de porta para construir trava e DFF, a trava consumirá menos recursos de porta do que o DFF, que é um local superior para a trava do que o DFF.Portanto, a integração do uso de latch no ASIC é maior que no DFF, mas o oposto é verdadeiro no FPGA, porque não existe uma unidade de latch padrão no FPGA, mas existe uma unidade DFF, e um LATCH precisa de mais de um LE para ser realizado.a trava é acionada por nível, o que equivale a ter um final de habilitação, e após a ativação (no momento do nível de habilitação) é equivalente a um fio, que muda com A saída varia com a saída.No estado não habilitado é para manter o sinal original, que pode ser visto e a diferença do flip-flop, na verdade, muitas vezes o latch não substitui ff.

4, a trava se tornará uma análise de temporização estática extremamente complexa.

5, atualmente, a trava é usada apenas em circuitos de última geração, como a CPU P4 da Intel.FPGA possui unidade de trava, a unidade de registro pode ser configurada como uma unidade de trava, no manual do xilinx v2p será configurada como unidade de registro/trava, o anexo é o diagrama de estrutura de meia fatia do xilinx.Outros modelos e fabricantes de FPGAs não foram conferir.-Pessoalmente, acho que o Xilinx é capaz de corresponder diretamente à Alter pode ser mais problemático, para alguns LE fazer, no entanto, nem o dispositivo Xilinx, cada fatia pode ser configurada dessa forma, a única interface DDR da Alter tem uma unidade de trava especial, geralmente apenas circuito de alta velocidade será usado no projeto da trava.O LE da altera não tem estrutura de trava, e verifique o sp3 e sp2e, e outros para não verificar, o manual diz que esta configuração é suportada.A expressão wangdian sobre altera está correta, o ff de altera não pode ser configurado para travar, ele usa uma tabela de consulta para implementar a trava.

A regra geral do projeto é: evite travamento na maioria dos projetos.isso permitirá que você projete que o tempo está concluído e está muito oculto, não-veterano não consegue encontrar.travar o maior perigo é não filtrar rebarbas.Isto é extremamente perigoso para o próximo nível do circuito.Portanto, contanto que você possa usar o lugar do flip-flop D, não use a trava.