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Intel revela detalhes do chip 3D: capaz de empilhar 100 bilhões de transistores, com lançamento previsto para 2023

O chip empilhado 3D é a nova direção da Intel para desafiar a Lei de Moore, empilhando os componentes lógicos no chip para aumentar drasticamente a densidade de CPUs, GPUs e processadores de IA.Com os processos de chips quase paralisados, esta pode ser a única maneira de continuar a melhorar o desempenho.

Recentemente, a Intel apresentou novos detalhes de seu design de chip 3D Foveros para os próximos chips Meteor Lake, Arrow Lake e Lunar Lake na conferência da indústria de semicondutores Hot Chips 34.

Rumores recentes sugeriram que o Meteor Lake da Intel será adiado devido à necessidade de mudar o bloco/chipset da GPU da Intel do nó TSMC de 3nm para o nó de 5nm.Embora a Intel ainda não tenha compartilhado informações sobre o nó específico que usará para a GPU, um representante da empresa disse que o nó planejado para o componente GPU não mudou e que o processador está a caminho de ser lançado no prazo em 2023.

Notavelmente, desta vez a Intel produzirá apenas um dos quatro componentes (a parte da CPU) usados ​​para construir seus chips Meteor Lake – a TSMC produzirá os outros três.Fontes da indústria apontam que o bloco da GPU é TSMC N5 (processo de 5 nm).

A Intel compartilhou as imagens mais recentes do processador Meteor Lake, que usará o nó de processo 4 da Intel (processo de 7 nm) e chegará ao mercado pela primeira vez como um processador móvel com seis núcleos grandes e dois núcleos pequenos.Os chips Meteor Lake e Arrow Lake atendem às necessidades dos mercados de PCs móveis e desktop, enquanto Lunar Lake será usado em notebooks finos e leves, cobrindo o mercado de 15W e menos.

Os avanços em embalagens e interconexões estão mudando rapidamente a face dos processadores modernos.Ambos são agora tão importantes quanto a tecnologia de nó de processo subjacente – e possivelmente mais importantes em alguns aspectos.

Muitas das divulgações da Intel na segunda-feira se concentraram em sua tecnologia de empacotamento 3D Foveros, que será usada como base para seus processadores Meteor Lake, Arrow Lake e Lunar Lake para o mercado consumidor.Essa tecnologia permite que a Intel empilhe verticalmente pequenos chips em um chip base unificado com interconexões Foveros.A Intel também está usando Foveros para suas GPUs Ponte Vecchio e Rialto Bridge e FPGAs Agilex, portanto pode ser considerada a tecnologia subjacente para vários produtos de próxima geração da empresa.

A Intel já havia lançado 3D Foveros no mercado em seus processadores Lakefield de baixo volume, mas o Meteor Lake de 4 blocos e o Ponte Vecchio de quase 50 blocos são os primeiros chips da empresa a serem produzidos em massa com a tecnologia.Depois de Arrow Lake, a Intel fará a transição para a nova interconexão UCI, que permitirá entrar no ecossistema de chipsets usando uma interface padronizada.

A Intel revelou que colocará quatro chipsets Meteor Lake (chamados de “tiles/tiles” no jargão da Intel) em cima da camada intermediária/bloco de base passivo Foveros.O bloco base em Meteor Lake é diferente daquele em Lakefield, que pode ser considerado um SoC em certo sentido.A tecnologia de embalagem 3D Foveros também suporta uma camada intermediária ativa.A Intel afirma que usa um processo 22FFL otimizado de baixo custo e baixo consumo de energia (o mesmo de Lakefield) para fabricar a camada intermediária Foveros.A Intel também oferece uma variante ‘Intel 16’ atualizada deste nó para seus serviços de fundição, mas não está claro qual versão do bloco base Meteor Lake a Intel usará.

A Intel instalará módulos de computação, blocos de E/S, blocos SoC e blocos gráficos (GPUs) usando processos Intel 4 nesta camada intermediária.Todas essas unidades são projetadas pela Intel e usam arquitetura Intel, mas a TSMC fará o OEM dos blocos de E/S, SoC e GPU nelas.Isso significa que a Intel produzirá apenas os blocos CPU e Foveros.

Fontes da indústria vazam que a matriz de E/S e o SoC são feitos no processo N6 da TSMC, enquanto o tGPU usa o TSMC N5.(Vale a pena notar que a Intel se refere ao bloco de E/S como 'Expansor de E/S' ou IOE)

Os nós futuros no roteiro de Foveros incluem passos de 25 e 18 mícrons.A Intel diz que é até teoricamente possível atingir um espaçamento de colisão de 1 mícron no futuro usando Hybrid Bonded Interconnects (HBI).