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XCF128XFTG64C Encapsulamento BGA64 XL configuração de alta densidade e dispositivos de armazenamento

Pequena descrição:


Detalhes do produto

Etiquetas de produto

Atributos do produto

TIPO DESCRIÇÃO
Categoria Circuitos Integrados (ICs)

Memória

Prompts de configuração para FPGAs

Fabricante AMD Xilinx
Series -
Pacote Bandeja
Status do produto Obsoleto
Tipo programável Em sistema programável
Tamanho da memória 128 MB
Tensão – Alimentação 1,7 V ~ 2 V
Temperatura de operação -40°C ~ 85°C
Tipo de montagem Montagem em superfície
Pacote/Caso 64-TBGA
Pacote de dispositivos do fornecedor 64-FTBGA (10×13)
Número básico do produto XCF128

Documentos e mídia

TIPO DE RECURSO LINK
Folhas de dados XCF128XFT(G)64C Ficha técnica
Informação Ambiental Certificado Xiliinx RoHS

Certificado Xilinx REACH211

Obsolescência PCN/ EOL Vários dispositivos 01/jun/2015

EOL de múltiplos dispositivos Rev3 9/maio/2016

Fim da Vida 10/JAN/2022

Alteração do status da peça PCN Peças reativadas em 25/04/2016
Folha de dados HTML XCF128XFT(G)64C Ficha técnica

Classificações Ambientais e de Exportação

ATRIBUTO DESCRIÇÃO
Status RoHS Compatível com ROHS3
Nível de sensibilidade à umidade (MSL) 3 (168 horas)
Estado do REACH REACH não afetado
ECCN 3A991B1A
HTSU 8542.32.0071

A Xilinx apresenta a série XC18V00 de PROMs de configuração programáveis ​​no sistema (Figura 1).Os dispositivos nesta família de 3,3 V incluem um PROM de 4 megabits, 2 megabits, 1 megabit e 512 kilobits que fornece um método fácil de usar e econômico para reprogramar e armazenar fluxos de bits de configuração Xilinx FPGA.

Quando o FPGA está no modo Master Serial, ele gera um clock de configuração que aciona o PROM.Após um curto tempo de acesso após CE e OE serem habilitados, os dados estarão disponíveis no pino PROM DATA (D0) que está conectado ao pino FPGA DIN.Novos dados ficam disponíveis em um curto período de acesso após cada transição ascendente do clock.O FPGA gera o número apropriado de pulsos de clock para completar a configuração.Quando o FPGA está no modo Slave Serial, o PROM e o FPGA são sincronizados por um relógio externo.

Quando o FPGA está no modo Master Select MAP, o FPGA gera um relógio de configuração que aciona o PROM.Quando o FPGA está no modo Slave Parallel ou Slave Select MAP, um oscilador externo gera o relógio de configuração que aciona o PROM e o FPGA.Depois que CE e OE são habilitados, os dados ficam disponíveis nos pinos DATA (D0-D7) do PROM.Novos dados ficam disponíveis em um curto período de acesso após cada transição ascendente do clock.Os dados são sincronizados no FPGA na borda ascendente seguinte do CCLK.Um oscilador de execução livre pode ser usado nos modos Slave Parallel ou Slave Select MAP.

Vários dispositivos podem ser conectados em cascata usando a saída CEO para acionar a entrada CE do dispositivo seguinte.As entradas de clock e as saídas DATA de todos os PROMs nesta cadeia estão interligadas.Todos os dispositivos são compatíveis e podem ser conectados em cascata com outros membros da família ou com a família PROM serial programável única XC17V00.

 


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