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Memória Xilinx – Prompts de configuração para FPGAs

A Xilinx apresenta a série XC18V00 de PROMs de configuração programáveis ​​no sistema (Figura 1).Os dispositivos nesta família de 3,3 V incluem um PROM de 4 megabits, 2 megabits, 1 megabit e 512 kilobits que fornece um método fácil de usar e econômico para reprogramar e armazenar fluxos de bits de configuração Xilinx FPGA.

Quando o FPGA está no modo Master Serial, ele gera um clock de configuração que aciona o PROM.Após um curto tempo de acesso após CE e OE serem habilitados, os dados estarão disponíveis no pino PROM DATA (D0) que está conectado ao pino FPGA DIN.Novos dados ficam disponíveis em um curto período de acesso após cada transição ascendente do clock.O FPGA gera o número apropriado de pulsos de clock para completar a configuração.Quando o FPGA está no modo Slave Serial, o PROM e o FPGA são sincronizados por um relógio externo.

Quando o FPGA está no modo Master Select MAP, o FPGA gera um relógio de configuração que aciona o PROM.Quando o FPGA está no modo Slave Parallel ou Slave Select MAP, um oscilador externo gera o relógio de configuração que aciona o PROM e o FPGA.Depois que CE e OE são habilitados, os dados ficam disponíveis nos pinos DATA (D0-D7) do PROM.Novos dados ficam disponíveis em um curto período de acesso após cada transição ascendente do clock.Os dados são sincronizados no FPGA na borda ascendente seguinte do CCLK.Um oscilador de execução livre pode ser usado nos modos Slave Parallel ou Slave Select MAP.

Vários dispositivos podem ser conectados em cascata usando a saída CEO para acionar a entrada CE do dispositivo seguinte.As entradas de clock e as saídas DATA de todos os PROMs nesta cadeia estão interligadas.Todos os dispositivos são compatíveis e podem ser conectados em cascata com outros membros da família ou com a família PROM serial programável única XC17V00.